20210714 古筱筠
全球半導體晶圓專工聯華電子(2303)今(13)日宣布，Cadence優化的數位全流程已獲得聯電22奈米超低功耗(ULP)與22奈米超低漏電(ULL)製程技術認證，以加速消費、5G和汽車應用設計；該流程結合了用於超低功耗設計的領先設計實現和簽核技術，協助共同客戶完成高品質的設計並實現更快的晶片設計定案(tapeout)流程。
Cadence 數位全流程已針對聯電的 22ULP與ULL 製程技術進行優化，流程包括 Innovus™ 設計實現系統、Genus™ 合成解決方案、Liberate™ 元件庫特徵化解決方案、Quantus™ 寄生效應萃取解決方案、Tempus™ 時序簽核解決方案與物理驗證系統 (PVS和LPA)。此支援 22ULP與ULL 設計的一些流程的關鍵功能如下：
- 頂尖的設計實現和優化引擎：從 RTL 到 GDSII 完全整合的引擎，讓使用者能夠實現功耗、效能和面積 (PPA) 目標並縮短上市時間。
- 最佳簽核收斂：Cadence 提供唯一具有完全整合的佈局繞線、時序簽核、物理驗證和 IR 壓降/電源簽核功能的數位流程，以最少的迭代提供無與倫比的最終設計收斂，協助及時交付先進製程產品。
- 低功耗標準元件庫開發和特徵化：聯電採用以 Cadence Liberate元件庫特徵化解決方案套件為基礎的廣泛數位全流程方案，取代了既有的元件庫特徵化工具，實現先進時序和功耗分析、優化和簽核流程。
聯電矽智財研發暨設計支援處處長陳元輝表示：「聯電的 22ULP與ULL 平台非常適合各種半導體應用，包括對功率或漏電敏感的消費類晶片，及需要更長電池壽命的可穿戴產品。藉由與 Cadence 合作，客戶可使用我們最新的製程技術和 Cadence 強大的數位全流程，能夠滿足嚴格的設計要求並實現設計和生產力目標。」
Cadence數位與簽核產品管理處長 Kam Kittrell 提到：「透過我們與聯電的最新合作，我們的共同客戶可以採用經過聯電認證的數位參考流程以及聯電的 22ULP與ULL 低功耗技術，即可立即開始設計工作。該認證使聯電客戶能夠利用最先進的低功耗工具組合進行設計合成、佈局繞線和簽核，使客戶能夠充滿信心地設計創新應用。」
Cadence 數位全流程為客戶提供了設計收斂和更佳的可預測性的快速途徑，並支持公司的智慧系統設計策略，實現先進製程節點系統單晶片的卓越設計。
